6月17日消息，乎翻受限于工艺制程等因素，倍华华为麒麟处理器的为麒主频一直被压制在3GHz以下。但这一持续多年的麟处理器局面，即将迎来根本性转折。主频

今年年5月举行的将冲击ISCAS国际电路与系统研讨会上，华为正式发布了颠覆性的刻机τ（韬）缩放定律，提出了一条完全不同于传统摩尔定律的实现芯片演进路径，为其处理器主频突破指明了方向。乎翻

与全球半导体行业过去六十年来执着于晶体管几何尺寸缩小的倍华空间缩放不同，τ定律将优化核心彻底转向了时间域。为麒它将τ定义为数据移动和处理的麟处理器总时间成本，涵盖了晶体管开关延迟、主频电路中RC信号传播延迟、将冲击计算单元运算时间以及内存和网络访问延迟等所有影响芯片性能的刻机时间因素。

华为提出这一全新理论有着深刻的现实背景。由于无法获得EUV极紫外光刻机，华为在平面晶体管密度上难以追赶台积电、英特尔和三星等国际巨头。

此前，纯平面DUV工艺的手机处理器主频天花板约为2.9GHz，这一记录由2019年的麒麟990 4G保持。直到EUV工艺普及后，2020年的骁龙865 Plus才首次将手机处理器主频推上3GHz大关。

既然传统的缩小晶体管之路被阻断，华为便另辟蹊径，既然无法在空间上继续压缩，那就通过架构创新来压缩时间。其核心思路是缩短导线长度、减少缓冲器开销、并将逻辑电路垂直堆叠起来。

"逻辑折叠（LogicFolding）技术"正是这一理念的工程化落地。它与行业内常见的3D堆叠技术有着本质区别，AMD的V-Cache只是在CPU裸片上方或下方堆叠SRAM缓存，而华为的逻辑折叠则更进一步，将同一个逻辑块本身拆分成多个部分，通过超细间距面对面混合键合技术分布在多个有源裸片上。

这一设计带来的直接好处就是信号路径的大幅缩短，而缩短导线长度是提高时钟频率的关键。在现代高性能处理器中，很大一部分的延迟和能耗都消耗在驱动长互连线和沿途的中继缓冲器上。

逻辑折叠将关键路径上的门电路分布在多个堆叠层上，使得键合接口就像芯片内部额外的金属层一样，原本需要横向跨越很长距离的信号，现在可以通过垂直互连快速传输。

正是通过这种方式，华为得以在不依赖更先进制程的情况下，同时提升处理器的主频和能效。

华为公布的路线图清晰地展示了这一技术的潜力。麒麟处理器的超大核主频将从当前麒麟9030（未采用逻辑折叠技术）的2.75GHz稳步提升，实验室中已经在测试3.1GHz和3.39GHz的原型核心，而到2031年，目标主频将达到约5GHz，几乎实现翻倍。

与此同时，通过多层有源逻辑堆叠，华为计划在2030年达到215MTr/mm²的等效晶体管密度，2031年进一步提升至295MTr/mm²，达到英特尔14A工艺的等效水平。

目前，麒麟9030已经代表了华为和中芯国际在平面DUV制程上所能达到的极限水平。今年秋季发布的新一代麒麟处理器，将让我们更清楚地看到华为在逻辑折叠技术上的实际进展。

无论如何，华为走出了一条在技术封锁下自主创新的道路，τ定律和逻辑折叠不仅为华为自身提供了突破方向，也为整个半导体行业在后摩尔时代的发展提供了新的思路。